Современная электроника №3/2021

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 55 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 3 2021 ● вариант IP-ядра Core Variant (в нашем случае – вариант ядра только с управ- лением АЦП без функций упорядо- чения и автосохранения оцифрован- ных выборок – ADC Control core only); ● наличие отладочных путей Debug Path (отсутствуют – Disabled); ● значение частоты входного синхро- сигнала АЦПADC Input Clock (10МГц); ● источник опорного напряжения АЦП Reference Voltage Source (внутренний ИОН АЦП ПЛИС – Internal); ● значение напряжения внутреннего ИОН Internal Reference Voltage (3,3 В). Далее в разделе Channels задаём, какие каналы АЦП (выделенные, универсаль- ные, встроенный температурный дат- чик TSD) будут включены, при необ- ходимости задаём функцию входного делителя напряжения для тех каналов, которые её поддерживают. Задав все требуемые параметры АЦП, нажима- ем на кнопку Generate HDL. После это- го откроется окно задания начальных условий генерации HDL-кода: языка (выбираем Verilog), наличия модели для симуляции (выбираем None) и пути к выходным файлам HDL-кода (задаём директорию ADC_Core_1, находящую- ся внутри директории нашего проекта ПЛИС). После задания всех перечис- ленных условий нажимаем на кноп- ку Generate и запускаем процесс гене- рации в открывшемся окне Generate. После корректного завершения гене- рации HDL-кода в этом окне выдаётся соответствующее сообщение: «Generate: completed successfully». Нажатие на кнопку Close приводит к открыванию окна с инструкциями по включению сгенерированного HDL-кода в нашпро- ект ПЛИС (см. рис. 23). Согласно поряд- ку действий, указанному в инструк- ции, необходимо вручную включить в состав проекта ПЛИС созданный на этапе генерациифайл ADC_Core_1.qip, путь к которому показан на рисунке 23. Для этого во вкладке Files области нави- гации Project Navigator проекта ПЛИС нажатиями сначала правой, а потом левой кнопки мыши активируем коман- ду добавления/удаления файлов из про- екта ПЛИС Add/Remove Files in project. С помощью указанной команды добавля- ем в проект файл ADC_Core_1.qip, после чего во вкладке Files области навига- ции Project Navigator нашего проекта ПЛИС появляются файл ADC_Core_1. qip и несколько производных от него исходных файлов более низкого уровня иерархии (см. рис. 24). Каждый из этих файлов содержит исходный код, реа- лизующий обслуживание какой-либо функции аппаратного модуля АЦП: взаимодействие модуля АЦП с шиной или с памятью, перекодировку резуль- тата АЦП и т.п. Нас среди этих файлов интересует только один – файл ADC_ Core_1.v, содержащий модуль верхне- го уровня IP-ядра АЦП. Имя и список входов и выходов этого модуля соот- ветствуют ранее заданным нами пара- метрам АЦП (см. листинг 3). Как и в случае с PLL, само по себе добавление IP-ядра АЦП в проект ПЛИС автоматически не обеспечива- ет его использование в проекте. Для его использования в исходный текст модуля верхнего уровня проекта ПЛИС (файл MAX_10_ADC_1.v) необходи- мо вручную включить фрагмент кода, устанавливающий связь между сигна- Листинг 3 module ADC_Core_1 ( input wire adc_pll_clock_clk, // adc_pll_clock.clk input wire adc_pll_locked_export, //adc_pll_locked.export input wire clock_clk, // clock.clk input wire command_valid, // command.valid input wire [4:0] command_channel, // .channel input wire command_startofpacket, // .startofpacket input wire command_endofpacket, // .endofpacket output wire command_ready, // .ready input wire reset_sink_reset_n, // reset_sink.reset_n output wire response_valid, // response.valid output wire [4:0] response_channel, // .channel output wire [11:0] response_data, // .data output wire response_startofpacket, // .startofpacket output wire response_endofpacket // .endofpacket ); лами модуля верхнего уровня проекта и модуля АЦП (см. листинг 4). После включения в проект ПЛИС модуля АЦП во вкладке IP Components области навигации Project Navigator проекта ПЛИС появится позиция IP-ядра АЦП (см. рис. 25). На этом добав- ление IP-ядра модуля АЦП в проект ПЛИС можно считать завершённым. Теперьможно запустить компиляцию проекта ПЛИС с АЦП, выбрав в глав- ном меню Quartus II Processing → Start Compilation. В результате корректного завершения компиляциипроектаПЛИС видоткрытыхоконвсредеQuartus II будет примерно соответствовать рисунку 26. В нижней части окна (в окне сооб- щений Messages) должна содержаться итоговая информация об отсутствии ошибок компиляции (0 errors). В автома- Рис. 24. Добавленные в проект ПЛИС исходные файлы IP-ядра АЦП