Современная электроника №3/2021

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 56 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 3 2021 тически открывшемся окне Compilation Report отображается информация о задействованных в проекте ресурсах ПЛИС в абсолютном и процентном Листинг 4 // Модуль АЦП верхнего уровня ADC_Core_1 ADC_Core_Core_1( .adc_pll_clock_clk(clk_pll), // вход синхросигнала АЦП .adc_pll_locked_export(locked_pll), // вход запирания PLL, поступающий с соответствующего выхода PLL .clock_clk(sys_clk), // вход глобального синхросигнала .command_valid(command_valid_ADC), // вход валидности команды (активный уровень высокий) .command_channel(command_channel_ADC), // входы задания канала - пятиразрядное слово [4:0] .command_startofpacket(command_startofpacket_ADC), // вход разрешения преобразований (активный уровень высокий) .command_endofpacket(command_endofpacket_ADC), // вход запрещения преобразований (активный уровень высокий) .command_ready(command_ready_ADC), // выход готовности результата преобразования (активный уровень высокий) .reset_sink_reset_n(sys_rst_n), // вход сброса модуля АЦП (активный уровень низкий) .response_valid(response_valid_ADC), // выход возврата сигнала валидности (активный уровень высокий) .response_channel(response_channel_ADC), // выходы возврата входов задания канала - пятиразрядное слово [4:0] .response_data(dout_ADC), // выходы возврата данных преобразования - двенадцатиразрядное слово [11:0] .response_startofpacket(response_startofpacket_ADC), // выход возврата сигнала разрешения преобразований (активный уровень высокий) .response_endofpacket(response_endofpacket_ADC) // выход возврата сигнала запрещения преобразований (активный уровень высокий) ); отношениях. Как можно видеть из содер- жания Compilation Report, в нашемпро- екте ПЛИС задействованы все имеющие- ся в этойПЛИСмодули PLL и ADC (100%). Далее работа с проектом ПЛИС с АЦП не отличается от работы с любым дру- гим проектом ПЛИС без АЦП. В частно- сти, необходимо определить для всех цифровых линий ввода/вывода моду- ля верхнего уровня проекта соответ- ствующие им выводы ПЛИС. Для это- го в главном меню Quartus II нужно выбрать Assignments → Pin Planner и в открывшемся одноименном окне задать для каждой линии ввода/вывода вывод ПЛИС в соответствии с принци- пиальной схемой макета (см. рис. 10). Кроме этого, для всех линий необходи- мо задать в столбце I/O Standard значе- ние «3.3-V LVTTL», а в столбце Current Strength – значение «8mA(default)». Все остальные параметры задействованных в проекте выводов ПЛИС можно оста- вить заданными по умолчанию. Необ- ходимо заметить, что таким образом определяются только цифровые линии проекта. Разрешение для использова- ния выделенных и универсальных ана- Рис. 25. IP-ядра PLL и АЦП в составе проекта ПЛИС Реклама