СОВРЕМЕННАЯ ЭЛЕКТРОНИКА №4/2016

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 80 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 4 2016 Интерфейс CoreSigth / JTAG Порт отладки приложений CoreSigth Переходы Очередь инструкций Режим быстрых циклов Кэш инструкций Очередь инструкций Блок предварительной выборки инструкций Контроллер кэша второго уровня Шинный интерфейс (BUI) Второй интерфейс (с фильтрацией) Первый интерфейс Приёмный буфер Кэш данных Блок трассировки программ Блок обратной записи Счетверённый слот с пересылкой данных АЛУ / умножитель Очередь инструкций Блок внеочередного выполнения команд Математический сопроцессор / NEON АЛУ Адреса Блок ассоциативной трансляции – uTLB Контроллер прерываний PL390 Трассировщик CoreSigth Блок управления памятью – MMU Подсистема памяти Автоматическая перевыборка Блок защиты памяти (ECC RAMs) Блок предсказания переходов Буфер глобальной истории Кэш целевого адреса инструкции BR Стек возвратов Блок мониторинга Двойной блок декодирования инструкций Пул преобразования виртуальных регистров в физические Аппаратная процессорная система ПЛИС Ядро приложений (Non-Real) Блок управления поиском Порт когерентности кэша Ядро приложений (Real) Мониторы джиттера Данные реального времени ввод/ вывод Блок управления режимом реального времени Подсистема считывания Интер- фейс Интер- фейс L2 кэш L3 кэш Подсистема записи Рис. 5. РФК на базе ARM Cortex-A9 и ПЛИС Cyclone V Рис. 6. Структура процессора ARM Cortex-A9 Архитектура РФК для оценок процес- са с нелинейной разностью измерений и отношений с линеаризуемой оцен- кой может быть реализована на осно- ве матричного процессора (см. рис. 4). Реализация РФК может быть осущест- влена на основе аппаратных средств или программного обеспечения. При этом требуется использовать суще- ственные вычислительные мощности, что связано с выполнением несколь- ких матричных операций, в том числе обращения матрицы, целочисленных арифметических операций (операций в формате с фиксированной запятой). Конвейерная обработка и парал- лельные вычисления программируе- мых логических интегральных схем (ПЛИС) часто позволяют проектам достигать высокой скорости обра- ботки сигналов при низком энерго- потреблении – быстрее, чем усовер- шенствованная машина RISC (ARM), обработчик цифровых сигналов (DSP) или специализированная интеграль- ная схема (ASIC). Кроме того, интегра- ция в ПЛИС основных логических блоков со встроенными микропро- цессорами и периферийными устрой- ствами делает проект на ПЛИС более гибким и адаптируемым, существен- но уменьшая время на проектирова- ние системы. Значительная часть адаптивного алгоритма РФК может быть реализова- на на ПЛИС с параллельной аппарат- ной обработкой и обработкой данных в реальном времени. Алгоритмфильтра состоит из нелинейной модели неиз- менной части системы. Расширенный фильтр Калмана (см. рис. 4) может быть реализован аппаратно в приложении матрично- го процессора и ПЛИС производства Altera [8] на основе изготовленного по 28-нм технологии встроенного двухъ- ядерного процессора ARM Cortex-A9 и ПЛИС Cyclone V или Arria V (см. рис. 5). Матричные операции РФК реализуют- ся в проекте на ПЛИС с использовани- ем MATLAB для логики фильтра. Двухъядерный процессор ARM Сor- tex-A9 позволяет поднять пиковую про- изводительность при одновременной простоте технических решений и воз- можности контроля потребляемой мощности, как на уровне процессора, так и на уровне системы в целом. Про- цессор Cortex-A9 (см. рис. 6) обладает возможностью оптимизации произво- дительности приложений, как по ско- рости выполнения, так и по потребля- емой мощности. Он также поддержи-