Современная электроника №2/2021

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 51 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 2 2021 Описание интерфейсных управляю- щих сигналов IP-ядер Modular ADC Core и Modular Dual ADC Core приведено в таблице 9. Управляющие сигналы име- ют префикс command. Описание интерфейсных сигна- лов ответа IP-ядер Modular ADC Core и Modular Dual ADC Core приведено в таблице 10. Сигналы ответа имеют пре- фикс response. Построение внешних цепей АЦП в ПЛИС В документе [3] производитель даёт ряд рекомендаций по практическо- му проектированию внешних анало- говых цепей ПЛИС с модулем АЦП. В качестве общего провода при пода- че на входы АЦП в ПЛИС опорного напряжения необходимо использо- вать вывод ПЛИС аналогового обще- го провода REFGND. Цепь REFGND в целевом устройстве должна быть выполнена проводником максималь- но возможной ширины и иметь сопро- тивление, не превышающее 1,0 Ом. Соединение цепи аналогового общего провода REFGND с цепью цифрового общего провода GND рекомендуется делать только в одной точке схемы и через ферритовую бусину. Рекомендуется в целевом устройстве прокладывать проводники, подводя- щие к входам АЦППЛИС внешние ана- логовые сигналы, таким образом, чтобы минимизировать их совместный парал- лельный пробег с цифровыми линиями GPIO, линиями питания и общего про- вода ПЛИС. Если последнее невозмож- но, то проводники питания и общего провода рекомендуется делать макси- мально широкими и с сопротивлени- ем, не превышающим 1,5 Ом. Цепи питания ПЛИС, используемые для модуля АЦП, рекомендуется выпол- нять по схеме, показанной на рисунке 5. При этомфильтрующие конденсаторы ёмкостью 0,1 мкФ должны располагать- ся как можно ближе к корпусу ПЛИС. В качестве общего провода при подаче на входы АЦП в ПЛИС анало- говых сигналов также необходимо использовать вывод ПЛИС аналого- вого общего провода REFGND. При подаче на входы АЦП в ПЛИС внеш- них аналоговых сигналов необходимо учитывать электрические характери- стики этих входов, прежде всего – их входной импеданс. Сумма паразит- ных ёмкостей корпуса ПЛИС, вывода ПЛИС, печатной платы, трассы анало- гового сигнала внутри ПЛИС (ана- Рис. 5. Рекомендуемое исполнение цепей питания модуля АЦП в ПЛИС логового мультиплексора) и вход- ное сопротивление АЦП образуют RC-цепочку фильтра низких частот (ФНЧ) с постоянной времени, рав- ной 42,4 нс. С учётом этого значения очевидно, что входной аналоговый сигнал АЦП полностью установит- ся на входе преобразователя за вре- мя одной выборки, которое для мак- симальной частоты преобразования составляет 1 мкс. Чтобы избежать ошибок преобразования, связанных Таблица 9. Интерфейсные сигналы управления IP-ядер Modular ADC Core и Modular Dual ADC Core Интерфейсный сигнал Разрядность Описание command_valid 1 Сигнал от источника, индицирующий, что его текущая передача является валидной, то есть передаваемые им данные действительны command_ready 1 Сигнал от приёмника, индицирующий, что он готов к приёму command_channel 5 Сигнал задания номера аналогового канала, с входа которого модуль АЦП должен брать входной аналоговый сигнал для преобразования в ходе выполнения текущей команды: 31 – запрос перекалибровки; 30:18 – не используются; 17 – встроенный температурный датчик; 16:0 – каналы аналоговых входов от 16 до 0, где канал 0 – выделенный аналоговый вход, каналы от 1 до 16 – универсальные аналоговые входы. command_startofpacket 1 Сигнал от источника, индицирующий, что текущая передача является началом пакета. Этот сигнал является значимым только в IP-ядрах, использующих программу упорядочения (sequencer). IP-ядро устанавливает этот сигнал во время выдачи первого слота последовательности данных в массиве. В IP-ядрах без упорядочения этот сигнал можно игнорировать command_endofpacket 1 Сигнал от источника, индицирующий, что текущая передача является концом пакета. Этот сигнал является значимым только в IP-ядрах, использующих программу упорядочения (sequencer). IP-ядро устанавливает этот сигнал во время выдачи последнего слота последовательности данных в массиве. В IP-ядрах без упорядочения этот сигнал можно игнорировать Таблица 10. Интерфейсные сигналы ответа IP-ядер Modular ADC Core и Modular Dual ADC Core Интерфейсный сигнал Разрядность Описание response_valid 1 Сигнал от источника, индицирующий, что его текущая передача является валидной, то есть передаваемые им данные действительны response_channel 5 Сигнал номера аналогового канала, с входа которого модуль АЦП брал входной аналоговый сигнал для преобразования в ходе текущего ответа: 31 – запрос перекалибровки; 30:18 – не используются; 17 – встроенный температурный датчик; 16:0 – каналы аналоговых входов от 16 до 0, где канал 0 – выделенный аналоговый вход, каналы от 1 до 16 – универсальные аналоговые входы response_data 12 или 24 Слово выходных данных результата преобразования АЦП: • размерность 12 разрядов для ПЛИС с одни модулем АЦП; • размерность 24 разряда для ПЛИС с двумя модулями АЦП response_startofpacket 1 Сигнал от источника, индицирующий, что текущая передача является началом пакета. В IP-ядрах без упорядочения этот сигнал является копией сигнала command_startofpacket response_endofpacket 1 Сигнал от источника, индицирующий, что текущая передача является концом пакета. В IP-ядрах без упорядочения этот сигнал является копией сигнала command_endofpacket