Современная электроника №2/2021

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 50 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 2 2021 два в зависимости от модели ПЛИС. В ПЛИС с одним аппаратным модулем АЦП это вход канала 8 или вход канала 16 (при наличии последнего). В ПЛИС с двумя аппаратными модулями АЦП это вход канала 8 первого или второ- го модуля АЦП, если для применения АЦП используется IP-ядро Modular ADC Core IP core. Если для применения АЦП используется IP-ядро Modular Dual ADC Core IP core, то предделителями осна- щаются вход канала 8 первого модуля АЦП и вход канала 17 второго модуля АЦП. Выходной код АЦП во всех ПЛИС может принимать значения в диапа- зоне от 000h до FFFh. При формиро- вании выходного кода в АЦП исполь- зуется униполярное прямое двоичное кодирование согласно формуле: Цифровой код = (V IN / V REF ) × 2 12 (1) где V IN – входное аналоговое напряже- ние, V REF – опорное напряжение АЦП. Соответствие значений выходно- го кода АЦП и входного аналогового напряжения показано на рисунке 3. Как можно видеть из рисунка, макси- мальное разрешение (610,35 мкВ) АЦП обеспечивает при минимально возмож- ном напряжении полной шкалы 2,5 В. Значение входного напряжения может быть вычислено из выходного цифрового кода АЦП по формуле: Входное напряжение = = цифровой код × (V REF / 2 12 ) Временные диаграммы работы АЦП На рисунке 4 показаны времен- ные диаграммы работы модуля АЦП в ПЛИС. Названия сигналов, отобра- жаемых на диаграммах, соответству- ют их наименованиям, используемым производителем в IP-ядре Modular ADC Core IP core. Диаграммы иллюстри- руют соответствия между сигналами глобальной синхронизации и сброса модуля АЦП (clock, reset_n), управля- ющими интерфейсными сигналами модуля АЦП (command_valid, command_ startofpacket, command_endofpacket, command_channel[4:0]) и ответными интерфейсными сигналами модуля АЦП (response_valid, response_data[11:0]). Для случая, показанного на рисунке, осу- ществляется преобразование сначала в канале 16 (0x10), затем в канале 1, затем в канале 2. Номер канала для преобразо- вания задаётся управляющим сигналом command_channel[4:0], запуск преобра- зования задаётся сигналом command_ valid (активный уровень высокий). Готовность результата преобразова- ния индицируется сигналом command_ ready (активный перепад положитель- ный), однако действительные данные в результате преобразования (выход- ном коде АЦП) имеют место только при наличии сигнала response_valid (актив- ный уровень высокий). Как можно видеть из диаграмм, для канала 16 результат преобразова- ния равен 8, а для канала 1 он равен 1. Интервал преобразования t (величи- на, обратная частоте преобразова- ния) равен периоду между передними фронтами импульсов сигнала готовно- сти результата command_ready. Описание сигналов глобальной син- хронизации и сброса IP-ядер Modular ADC Core иModular Dual ADC Core при- ведено в таблице 8. Рис. 3. Соответствие значений выходного кода АЦП и входного аналогового напряжения в ПЛИС семейства MAX10 Рис. 4. Временные диаграммы работы модуля АЦП в ПЛИС Таблица 8. Интерфейсные сигналы глобальной синхронизации и сброса IP-ядер Modular ADC Core и Modular Dual ADC Core Интерфейсный сигнал Разрядность Описание clock 1 Единственный источник синхросигнала для IP-ядер Modular ADC Core и Modular Dual ADC. Минимально допустимая частота этого синхросигнала должна быть не менее 25 МГц. При применении в качестве источника синхросигнала систем PLL ПЛИС необходимо использовать выход C0 PLL1 или выход C0 PLL3 reset_n 1 Единственный источник сброса IP-ядер Modular ADC Core и Modular Dual ADC. Необходимо устанавливать этот сигнал в активный уровень асинхронно, а снимать активный уровень синхронно (2)