Современная электроника №5/2019

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 65 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 5 2019 ся на блоках собственной разработ- ки, заменяя стандартные протоколы и модули памяти встроенными моде- лями, отработанными на десятках про- ектов. Дополнительно при моделиро- вании пользователь может учитывать и отрабатывать различные варианты распределения потребляемой мощно- сти, выбирая в конечном счёте опти- мальный вариант. Помимо традиционного моделиро- вания, Questa включает специальные приложения для статической и дина- мической формальной верификации (Questa Formal) и верификации систем с множественными доменами синхро- низации (Questa CDC). Общее управле- ние процессом верификации и сбором статистики по полноте функциональ- ного покрытия реализуется опцией Questa Verification Management. В ряде случаев, например когда необходимо выполнить функцио- нальную верификацию очень боль- шой SoC при ограниченном времени, Mentor Graphics предлагает исполь- зовать систему аппаратной эмуляции Veloce [7]. В основании системы лежат специально разработанные «програм- мируемые ASIC» (Crystal SoC). C помо- щью специального программного обе- спечения, используя запатентованную технологию Virtual Wires, верифициру- емый RTL-код «компилируется» непо- средственно в схему эмулятора, что позволяет ускорить процесс верифи- кации по сравнению с программным моделированием на несколько поряд- ков. Последняя версия системы – Veloce StratoM – поддерживает проекты объ- ёмом до 15 млрд вентилей. Средняя рабочая частота составляет до 2 МГц. Система обладает мощными отладоч- ными средствами, например позволя- ет хранить все промежуточные состоя- ния цикла эмуляции, останавливаться и стартовать с заранее заданных кон- трольных точек. Veloce StratoM под- держивает 4 основных режима рабо- ты: ускорение моделирования, вну- трисхемную эмуляцию, валидацию встроенного программного обеспе- чения и «виртуальную лабораторию». Уникальными на рынке аппаратных эмуляторов являются такие характери- стики, как поддержка многопользова- тельского режима (до 64 одновременно выполняющихся задач), очень малое время компиляции и загрузки проек- тов (2 млрд вентилей за 2 мин), малая занимаемая площадь и низкая потре- бляемая мощность. Получив исчерпывающе верифици- рованный RTL-код, можно приступать к физической реализации проекта SoC. Ф ИЗИЧЕСКИЙ УРОВЕНЬ ПРОЕКТИРОВАНИЯ S O C Основные этапыфизического уровня проектирования и верификации пред- ставлены на рисунке 5. Этот уровень начинается с синте- за RTL-кода [2], который выполняет- ся с помощью приложения OASYS-RTL. В качестве входных данных это прило- жение использует стандартныеформаты: ● RTL-код (Verilog, VHDL, SystemVerilog); ● библиотека стандартных ячеек под конкретный технологический про- цесс (LIB); ● физическая библиотека (LEF); ● временны ′ е и топологические ограни- чения систем синхронизации (SDC); ● ограничения по потребляемой мощ- ности (CPF/UPF); ● входная DFT-информация (CTL); ● ограничения по размещению и пла- нировке кристалла (DEF). На выходе OASYS-RTL формируются следующие данные: ● вентильный Verilog-нетлист; ● предварительная информация о раз- мещении (DEF); ● данные о цепях сканирования для DFT (Scandef). Одно из главных отличий OASYS-RTL от традиционных систем синтеза состоит в том, что он уже на начальном этапе использует разбивку RTL-кода на некоторые области с их предвари- тельным «виртуальным» размещением и оценкой получающихся параметров по временны ′ м соотношениям, потре- бляемой мощности, размещению, зани- маемой площади и возможным кон- фликтам при трассировке. Это позво- ляет оптимизировать синтезируемый проект ещё на этапе RTL-кода, в отли- чие от традиционных систем, кото- рые выполняют основную оптимиза- цию уже на уровне вентилей. Одно- временно оцениваются и параметры всего проекта в целом и, в случае необ- ходимости, выполняется переразмеще- ние с повторным синтезом отдельных блоков. Это позволяет получить более высокое качество результатов уже после первого прохода. Для оптими- зации мощности используются такие технологии, как библиотеки компонен- тов с несколькими порогами срабаты- вания, стробирование синхросигналов, системы с несколькими переключаемы- ми шинами питания и др. Другими уникальными возможностя- ми OASYS-RTL являются анализ и вали- дация готовых RTL-функциональных блоков в процессе синтеза. Анализиру- ется корректность временны ′ х параме- тров и возможных конфликтов при раз- мещении и трассировке. OASYS-RTL имеет единый пользова- тельский интерфейс, обеспечивающий одновременный просмотр логического и физического представлений проек- та с возможностью кросс-ссылок между ними и локализацией потенциальных нарушений временны ′ х параметров и конфликтов при трассировке. Приложение поддерживает синтез проектов ёмкостью более 100 млн вен- тилей и обеспечивает скорость синтеза, на порядок превышающую возможно- сти традиционных синтезаторов. За счёт использования стандартно- го представления входных и выход- ных данных OASYS-RTL может приме- няться как в маршруте проектирования Mentor Graphics, так и в маршрутах дру- гих поставщиков средств проектиро- вания. Получив оптимизированный нет- лист на выходе OASYS-RTL, можно при- ступать к размещению и трассировке всего кристалла [2]. Эта задача решает- ся с помощью приложения Nitro-SoC. Формат MXDB (Mentor eXchange Data Base) обеспечивает оптималь- ную передачу данных с этапа синте- за на этап размещения и трассировки. Основные этапы физического проек- Рис. 5. Физическое проектирование SoC Calibre InRoute Nitro-SoC Планировка и глобальное размещение Предварительная оптимизация Коррекция трасс по SI и устранение конфликтов Посттрассировочная оптимизация Глобальная трассировка Пост-CTS оптимизация Синтез (CTS) и трассировка дерева синхронизации OASYS-RTL