Современная электроника №5/2019

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 63 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 5 2019 Рис. 2. Структура и функции платформы Vista ную экономию потребляемой мощно- сти, чем если бы это было сделано на RTL или вентильном уровне. Ядром маршрута проектирования и верификации на системном уровне является платформа Vista. Как показа- но на рисунке 2, она включает следую- щие компоненты: ● библиотека моделей TLM (Transaction Level Models) [3] основных процес- сорных ядер и функциональных бло- ков – встроенный механизм генера- ции моделей позволяет дополнять библиотеку моделями пользователя; ● виртуальное прототипирование [4] – используя TLM-модели основных процессорных ядер и других функ- циональных блоков, разработчик по- лучает возможность параллельной отладки оборудования (hardware) и программного кода, исполняемо- го на моделях процессоров; трасси- ровка и отладка программного кода выполняются с помощью приложе- ния Sourcery CodeBench; ● анализ архитектуры SoC на систем- ном уровне – позволяет получить максимально возможную произво- дительность системы при минималь- ных затратах мощности; ● гибридное моделирование – в дан- ном случае обеспечивается возмож- ность параллельного моделирования SoC на системном уровне и более точ- ного моделирования одного или не- скольких блоков на RTL-уровне; та- кой подход сочетает ускорение обще- го процесса моделирования с более точным RTL-моделированием вы- бранных блоков. В целом Vista позволяет пользовате- лю узнать: ● обеспечивает ли выбранная архитек- тура SoC эффективное выполнение всех функций, заложенных в специ- фикации заказчика; ● удовлетворяет ли SoC требованиям по быстродействию/производительно- сти и потребляемой мощности; ● возможна ли успешная реализация SoC на выбранном технологическом базисе; ● обеспечивает ли система корректное и эффективное исполнение встроен- ного программного кода. Однако отладка и оптимизация архи- тектуры SoC на системном уровне не решают задачу быстрого получения и верификации RTL-кода [5]. При реше- нии этой задачи возникает множе- ство проблем, например сложность вычислительных алгоритмов, особен- но в таких областях, как компьютерное зрение, нейровычисления, широкопо- лосная передача данных в мобильных системах, обработка и компрессия изо- бражений, возрастает настолько, что ручное кодирование RTL приводит к недопустимому опозданию выхода изделия на рынок. Кроме того, как уже отмечалось ранее, исчерпывающая верификация на RTL-уровне по срав- нению с системным уровнем требует исключительных затрат на оборудо- вание (серверные кластеры), энерго- потребление, лицензии ПО, а также трудозатрат инженеров по верифика- ции. Кроме того, существует проблема переноса верифицированных функци- ональных RTL-блоков на новую тех- нологию. Приложение Catapult HLS, поставляемое Mentor Graphics, позволя- ет если не полностью устранить указан- ные проблемы, то в максимально воз- можной степени облегчить их решение. Основной задачей Catapult HLS являет- Vista Анализ архитектуры Виртуальное прототипирование Создание моделей Гибридное моделирование Реклама