Современная электроника №5/2019

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 62 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 5 2019 Решения Mentor Graphics в области проектирования SoC Цифровые системы Рис. 1. Маршрут проектирования и верификации цифровых SoC В статье рассмотрен сквозной маршрут проектирования систем-на- кристалле от компании Mentor Graphics. Основное внимание уделено цифровым системам. Описаны решения, предлагаемые компанией для системного, функционального, физического уровней проектирования и верификации, а также для физической верификации топологии и подготовки фотошаблона. Андрей Лохов (Lokhov@megratec.ru ) , Иван Селиванов (selivanov@megratec.ru ) Бурное развитие микроэлектрон- ных технологий привело к появлению систем-на-кристалле (SoC – System- on-a-Chip) с впечатляющими харак- теристиками. Так, графический чип Volta GV100 компании Nvidia содер- жит порядка 21,1 млрд транзисторов, более 5000 потоковых процессоров, 672 блока матричных вычислений, несколько уровней кэш-памяти, гра- фическую память, более 100 контрол- леров памяти и управления системным интерфейсом [1]. Volta GV100 произ- водится по технологическим нормам 12 нм. Возможности современной фотолитографии давно перешагну- ли длину волны традиционного излу- чения (193 нм). За счёт специальных технологий (иммерсионная литогра- фия, FinFET-транзисторы, специальные методы повышения разрешающей спо- собности и т.п.) удалось выйти на глубо- ко субмикронные нормы. Так, в компа- нии TSMC сертифицирован технологи- ческий процесс с нормами 7 нм, ведутся работы над 5-нм процессом. Совершенно очевидно, что такое раз- витие технологий предъявляет повы- шенные требования к средствам про- ектирования и верификации SoC. На сегодняшний день лишь несколько компаний предлагают исчерпываю- щий комплексный инструментарий для решения данной задачи. Одной из них является компания Mentor Graphics (сейчас входит в состав Siemens PLM Software), которая предлагает инте- грированное решение по разработке SoC от системного уровня до верифи- кации топологии кристалла, подготов- ки фотошаблона и постпроизводствен- ного тестирования. Основные этапы маршрута проектирования Mentor Graphics представлены на рисунке 1. Рассмотрим отдельные этапы марш- рута проектирования более подробно. С ИСТЕМНЫЙ УРОВЕНЬ ПРОЕКТИРОВАНИЯ И ВЕРИФИКАЦИИ Одной из проблем, возникающих при проектировании и верификации сложных SoC, является необходимость так называемого «сдвига влево», прису- щего в последнее время практически всем маршрутам проектирования [2]. Это означает, что все основные архи- тектурные решения должны быть отра- ботаны и верифицированы на как мож- но более раннем этапе проектирова- ния. Даже если разрабатываемая SoC в основном состоит из уже готовых и верифицированных функциональных блоков, возникает проблема верифи- кации шинных протоколов, согласо- вания временны ′ х характеристик, раз- решения конфликтов при обращении к памяти и т.п. Преимущества такого подхода очевидны. Во-первых, ана- лиз и верификация принятых реше- ний на системном уровне осущест- вляются гораздо быстрее, поскольку моделирование выполняется на языках высокого уровня, как правило SystemC и C++. Во-вторых, такой подход позво- ляет исключить дорогостоящие итера- ции проекта, когда ошибка или неоп- тимальный выбор алгоритма приводят к гораздо бо ′ льшим затратам. Также сто- ит отметить, что оптимальный выбор решений на системном уровне позво- ляет получить гораздо более существен- Системный уровень проектирования и верификации RTL/функциональный уровень проектирования и верификации Физический уровень проектирования и верификации Физическая верификация, коррекция и подготовка фотошаблона Catapult-HLS Vista Veloce Questa Nitro-SoC Optimus-DS BlueWave Pl Calibre InRoute Calibre DRC/MP/PM/DFM/LFD/LVS/PEX/PERC Calibre OPS/PSM/nmBIAS/nmSRAF/MRC/MDP/Merge Тестирование и диагностика (DFT) — Tessent Mask Tapeout Oasys-RTL