СОВРЕМЕННАЯ ЭЛЕКТРОНИКА №6/2012

Задача преобразования кодов – тра диционно «рутинная» и невыигрыш ная – до недавних пор требовала боль ших аппаратных затрат. Заметнопроще она решается с помощью микрокон троллеров. На примере наиболее рас пространённого 12 разрядного АЦП попытаемся определить, каких ресур совПЛИСпотребует аппаратная реали зация подобного преобразователя. Структурная схема преобразователя изображена на рисунке 1. Устройст во состоит из четырёх, последователь но соединённых по шине переноса, двоично десятичных накапливающих ПРАКТИЧЕСКАЯ ЭЛЕКТРОНИКА 40 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 6 2012 сумматоров. Каждый из этих узлов, в свою очередь, состоит из сумматора и регистра. Параллельные входы каждо го сумматора поразрядно объединены, что обеспечивает удвоение кода на каждомшаге. Процесс преобразования двоичного числа BE7 иллюстрирует рисунок 2. Входная информация (инф.) посту пает старшимразрядом вперёд. Первая «1» на первом такте будет записана в регистр накапливающего сумматора. На втором такте код удвоится (0002), на третьем он удвоится ещё раз с до бавлением текущей входнойинформа ции (0005). Если бы входной код не со держал других единиц, кроме первой, выходная сумма за 11 шагов преобра зования составила бы2048 (2 11 ). Третья «1» за девятьшагов преобразования до бавит в результат число 512. После 12 тактовых импульсов процесс преобра зования заканчивается, и на выходах регистров появляется результат преоб разования – 16 разрядное число, дво ично десятичный эквивалент входной информации. Старший разряд выво дится регистром DD8. В данном вари анте преобразователя входной код мо жет быть и 13 разрядным (13 тактов преобразования), при этомпереполне ния не произойдёт (максимальное чис ло на выходе – 8191). Добавление 14 го разряда потребует дополнительного триггера для регистрации переноса Pout и увеличит максимальное выход ное число до 16381 (3FFD). Структурная схема каждого из узлов DD1–DD4 показана на рисунке 3. Она содержит четырёхразрядные двоич ные сумматоры DD1, DD5 с узлами де сятичной коррекции, куда входят схе ма сравнения DD2, схема «ИЛИ» DD3 и ключ DD4. Работу схемы коррекции при желании можно смоделировать в симуляторе, подавая коды чисел на входы A, B и Pin. Теперьответимна вопрос, заданныйв начале статьи: какой ресурс ПЛИС по требуетсядляреализацииэтогосложно го, судя по схеме, устройства? Авторбыл поражён – при реализации в CPLD се мейства MAX Altera типа EPM3064A или MAXII типаEPM240T100C5необходимо всего 17 ячеек! Притом что собственно выходной регистр занимает 16 ячеек. Описанное устройство предназна чено для преобразования последова тельного выходного кода АЦП Texas Instruments ADS8320 и подобных при боров. 1 SM A Pin B P A "9" B A>B 4 4 4 SM A Pin B Pout 4 4 & "6" F S S "0" P DD1 DD2 DD3 DD4 DD5 Рис. 3. Двоично десятичный сумматор Сброс A T 16 Pin SM 10 Pout D C Q 4 R T D C Q R T D C Q R Такт Инф. DD1 B A Pin SM 10 Pout B A Pin SM 10 Pout B DD5 Вых. 4 4 DD2 4 4 DD6 4 4 DD4 DD8 4 4 Двоично десятичный накапливающий сумматор Рис. 1. Структурная схема 12 разрядного последовательного преобразователя BIN – BCD 0001 0002 0005 0011 0023 0047 0095 0190 0380 0761 1523 3047 0000 1 0 1 1 1 1 1 1 1 1 0 0 Вых. Такт Инф. Рис. 2. Эпюры сигналов в последовательном преобразователе Масштабируемый преобразователь двоичного кода в двоично десятичный, реализуемый в ПЛИС Валентин Сокол (Московская обл.) Описана структура узлов последовательного преобразователя BIN – BCD, предназначенного для обработки выходных сигналов АЦП. © СТА-ПРЕСС