СОВРЕМЕННАЯ ЭЛЕКТРОНИКА №8/2014

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 68 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 8 2014 Выход d d tr tf Вход 0 1 2 3 Выход =1 Выход Вход Выход Вход Время нарастания оператора Transition Длина импульса Verilog-A описание самотактируемого генератора псевдослучайных чисел module prng(out); output out; electrical out; parameter integer bit0=0; parameter integer bit1=0; parameter integer bit2=0; parameter integer bit3=0; parameter real period=100n; integer feedback_signal; integer sh_reg[0:3]; integer i; analog begin @(timer(0)) begin sh_reg[0]=bit0; sh_reg[1]=bit1; sh_reg[2]=bit2; sh_reg[3]=bit3; end @(timer(10n, period)) begin feedback_ signal=sh_reg[0]^sh_reg[3]; for (i=3;i>0;i=i-1) begin sh_reg[i]=sh_reg[i-1]; end sh_ reg[0]=feedback_signal; end V(out)<+transition(sh_reg[3],1n,1n,1n); end endmodule На рисунке 4 показана реакция нашей разработанной языком Verilog-A моде- ли на синусоидальный входной сигнал в Cadence Virtuoso. Для задания параме- тров модуля (уровней напряжения логи- ческой «1» и логического «0») исполь- зуется ключевое слово Parameter, рас- смотренное в первой части статьи (см. СЭ № 7, 2014). На рисунке 5 пока- зано окно настроек параметров модуля в Cadence Virtuoso. Таким образом, для конечного пользователя разработанная Verilog-A модель ничем не отличается от модели, встроенной в симулятор. А НАЛОГОВЫЕ СОБЫТИЯ ПО ТАЙМЕРУ Оператор Timer (старт, период) ис- пользуется для генерирования анало- говых событий в определённые момен- тывремени. Если задан только аргумент «старт», то аналоговое событие детекти- руется одинраз, когда время симуляции достигает значения «старт». Еслиже задан период, то событие детектируется во все моменты времени (старт + n × период), где n = 0, 1, 2 … . Данный оператор позво- ляет описывать самотактируемые схемы или сигналы. В качестве примера мож- но рассмотреть схему генератора псев- дослучайных чисел на основе сдвигово- го регистра с обратной связью, представ- леннуюна рисунке 6. Описание регистра языком Verilog-A приведено в листинге, где в качестве параметров рассматриваются период Рис. 5. Окно настроек модели компаратора в среде Cadence Virtuoso Рис. 4. Входной и выходной сигналы Verilog-A модуля модели компаратора Рис. 6. Схема генератора псевдослучайных чисел Рис. 8. Результат применения оператора Transition к импульсу с длиной меньше, чем параметр tr оператора Рис. 9. Иллюстрация работы оператора Slew Рис. 7. Иллюстрация работы оператора Transition © СТА-ПРЕСС