Современная электроника №7/2023

ЭЛЕМЕНТЫ И КОМПОНЕНТЫ 57 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА • № 7 / 2023 автоматически созданы два файла : файл исходного кода PLL gowin_rpll.v и файл шаблона модуля PLL govin_rpll_tmp.v, показанный на рис . 17 ( а ). Из последне - го необходимо скопировать исходный код и вставить его в наш файл модуля верхнего уровня проекта FPGA_modul.v, задав ему при этом уникальное имя , а также входные и выходные сигналы , как показано на рис . 17 ( б ). Запускаем общую сборку проекта ПЛИС ( синтез и компиляцию ) кли - ком на иконке «Run All» на панели инструментов . Сборка проекта займёт некоторое время . В случае успешного завершения сборки все узлы на стра - нице Process будут отмечены зелёными кружками с галочками , как показано на рис . 18. В случае наличия ошибок в проекте один или несколько узлов на странице Process будут отмечены жёл - тыми кружками со знаком вопроса , а в окне Console появятся сообщения об ошибках ( рис . 19). Щелчком на пози - ции сообщения об ошибке можно пере - меститься на ошибку в исходном коде . В случае безошибочного завершения сборки можно отредактировать распре - деление сигналов проекта по выво - дам целевой ПЛИС уже не вручную , а с помощью специального инстру - мента – планировщика FloorPlaner, для чего необходимо выбрать его пози - цию на странице Process ( рис . 18) и кликнуть по ней . В открывшемся окне FloorPlaner нужно выбрать внизу стра - ницу I/O Constraints, как показано на рис . 20, в которой можно отредакти - Рис . 15. Дерево генератора IP- ядер Рис . 17. а ) файл шаблона модуля PLL; б ) модуль PLL в качестве модуля нижнего уровня в проекте Рис . 16. Окно настройки параметров PLL а б ровать параметры всех цепей ПЛИС : номера выводов ПЛИС , наличие под - тяжки к плюсу питания или общему проводу , максимальный ток для выхо - дов , тип логики для входов и прочее . Ранее созданный нами файл с расши - рением FPGA_constr.cst при этом будет автоматически изменён , если он в теку - щий момент не открыт . После безошибочного завершения сборки проекта ПЛИС можно перехо - дить к загрузке файла битового потока проекта в конфигурационную память нашей целевой ПЛИС . 3.3. Загрузка проекта в целевую ПЛИС Перед началом загрузки необходи - мо физически подключить отладочную