Современная электроника №7/2023

ЭЛЕМЕНТЫ И КОМПОНЕНТЫ 54 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА • № 7 / 2023 создадим файл модуля верхнего уров - ня проекта на языке Verilog HDL, выбрав в этом окне позицию Verilog File, после чего нам будет предложе - но задать имя файла и путь к нему , как показано на рис . 7. Задаём имя файла FPGA_modul. По умолчанию создаваемый файл будет находиться в автоматически созданном каталоге src нашего проекта и будет автоматиче - ски включён в его состав ( установлен - ная галочка в позиции «Add to current project»). Кликаем на кнопке «OK», после чего на вкладке Design в окне обозрений проекта появляется пози - ция созданного файла FPGA_modul с расширением «.v», а в окне просмо - тра файлов открывается его пока ещё пустое содержимое . Теперь настроим конфигурацию нашего проекта ПЛИС , выбрав в главном меню Project > Configuration. Откроется окно Configuration ( рис . 8), в котором необходимо выбрать пози - цию General в группе Synthesize и задать используемые в проекте язы - ковые стандарты для языков описа - ния аппаратных средств Verilog HDL и VHDL, как показано на рисунке . Далее выбираем позицию General в группе Place & Route и задаём гене - рируемые в проекте выходные файлы ( рис . 9). Далее выбираем позицию Unused Pin в группе Place & Route и задаём подтяжку не используемых в проекте линий GPIO ПЛИС к плюсу источни - ка питания , как показано на рис . 10. Далее выбираем позицию Dual- Purpose Pin в группе Place & Route и задаём использование выводов двой - ного назначения ( рис . 11). Каждая позиция в этом окне позволяет разре - шить или запретить использование в качестве линий GPIO выводов ПЛИС двойного назначения , то есть таких , которые , помимо функции GPIO, могут использоваться в качестве линий одно - го из поддерживаемых ПЛИС интер - фейсов (JTAG, SSPI, MSPI, I 2 C) или для какой - либо служебной функции (READY, DONE, RECONFIG_N). Наконец , выбираем позицию BitStream и задаём параметры генера - ции файла битового потока , как пока - зано на рис . 12. К ним относятся про - верка контрольной суммы CRC, сжатие файла битового потока , шифрование файла битового потока , защита фай - ла битового потока от считывания конфигурации , интерфейс фонового программирования , скорость загруз - ки конфигурации ПЛИС и формат файла битового потока . Под фоновым программированием здесь понимается возможность повторно программиро - вать встроенную Flash- память конфи - гурации ПЛИС без прерывания теку - щего управления FPGA. Значение в поле фонового программирования (Background Programming) задаётся в зависимости от модели целевой ПЛИС в соответствии с табл . 1. Значение OFF в поле Background Programming задаётся в случае , если фоновое программирование отклю - чено . После задания значения OFF в качестве интерфейса фонового про - граммирования для ПЛИС GW2AN- 18X или GW2AN-9X задание опции «Use MSPI as regular IO» на вкладке Dual-Purpose Pin становится неактив - ным и невозможным . Значение JTAG в поле Background Programming предполагает фоновое Рис . 6. Окно создания новых исходных файлов Рис . 7. Окно задания имени исходного файла и пути к нему Рис . 8. Окно конфигурации проекта Рис . 9. Генерируемые в проекте выходные файлы Рис . 10. Подтяжка не используемых в проекте линий GPIO ПЛИС Рис . 11. Использование выводов двойного назначения ПЛИС