Современная электроника №3/2021

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 52 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 3 2021 Рис. 14. Созданный в Quartus II проект ПЛИС Рис. 16. Задание первичных параметров IP-ядра PLL Рис. 17. Задание выходных параметров IP-ядра PLL Рис. 18. Запрос на включение IP-ядра PLL в состав проекта ПЛИС Рис. 19. IP-ядро PLL в составе проекта ПЛИС Рис. 15. Включение в состав проекта ПЛИС модуля PLL Catalog, выбрав внёмALTPLL (см. рис. 15). После этогооткроетсяокно заданияпер- вичных параметров IP-ядра PLL Save IP Variation, в котором необходимо ука- затьпуть к директориихраненияисход- ного файла IP-ядра PLL внутри дирек- тории проекта ПЛИС, его имя (в нашем случае это ALTPLL1) и язык представле- нияVerilog (см. рис. 16). Посленажатияна кнопку OK запускается инструменталь- ное средство средыQuartus II для редак- тирования IP-ядер MegaWizard Plug-In Manager, с помощью которого мож- но задать все параметры нашего моду- ля PLL. Открывшееся окно MegaWizard Plug-In Manager имеет несколько вкла- док, на каждойиз которых задаётся опре- делённая группа параметров. В соответ- ствии с рекомендациямипроизводителя выбираемдля синхронизацииаппарат- ногомодуляАЦПчастоту 10МГц, при том чточастотанашего глобального синхро- сигнала (внешнего генератора на плате Altera MAX 10 FPGA) составляет 50 МГц. Таким образом, систему PLL необходи- мо сконфигурировать так, чтобы она обеспечивала деление входной часто- ты50МГцна 5 для получения выходной частоты 10 МГц, имела один выход c0, а также – выход запирания тактируемо- го еюустройства locked. Значение вход- ной частоты PLL (50 МГц) и количества выходов PLL (один выход c0) необходи- мо задать на вкладке 1Parameter Settings. Делитель PLL задаетсяна вкладке 3Output Clocks, как показано на рисунке 17. Требуемая структурная схема IP-ядра PLL показана на рисунке 17 слева: один вход синхросигнала (inclk0), один выход синхросигнала (c0), один выход запирания (locked). Все остальные пара- метры на прочих вкладках MegaWizard Plug-InManager следует оставить задан- ными по умолчанию. Для последова- тельного перемещения по вкладкам при настройке параметров PLL следу- ет использовать кнопки <Back, Next>. По завершении конфигурирования PLL после нажатия на кнопку Finish открывается окно с запросомна включе- ние сконфигурированногонами IP-ядра PLL (файл ALTPLL1.qip) в состав проекта, как показано на рисунке 18. Если согла- ситься с запросомна включение (кнопка Yes), то во вкладке Files области навига- цииProject Navigator проектаПЛИСпояв- ляютсяфайлы IP-ядра PLL (ALTPLL1.qip) иисходного кодамодуля PLL (ALTPLL1.v), а во вкладке IP Components – позиция IP-ядра PLL, как показанона рисунке 19. Файл ALTPLL1.v содержит модуль на язы- ке Verilog HDL с исходным кодом мега- функции ALTPLL. Имя и список входов и выходов этого модуля соответствуют ранее заданнымпараметрамPLL и выгля- дят, как показано в листинге 1. Однако само по себе добавление IP-ядра PLL в проект ПЛИС автомати- чески не обеспечивает его использо- вания в проекте. Для его использова-