Современная электроника №3/2021

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 48 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 3 2021 Практика использования встроенного АЦП в ПЛИС семейства MAX 10 Часть 2. Работа с АЦП в ПЛИС семейства MAX 10 Рис. 9. Общий вид собранного макета с платой Altera MAX 10 FPGA Статья содержит информацию по практическому применению аппаратного модуля АЦП, входящего в состав ПЛИС семейства MAX 10 производства Intel (Altera). Во второй части статьи рассмотрены вопросы создания проекта ПЛИС с модулем АЦП в среде Quartus II, настройки конфигурации АЦП в проекте, загрузки конфигурации в ПЛИС на примере конкретной отладочной платы с ПЛИС семейства MAX 10. Павел Редькин (г. Ульяновск) Аппаратная платформа ПЛИС с АЦП В качестве аппаратной платформы ПЛИС с АЦП в данной статье применена отладочная плата Altera MAX 10 FPGA, имеющая «на борту» ПЛИС семейства MAX 10 10M08SAE144C8G с 8000 логи- ческими элементами и одним встроен- ным аппаратным модулем АЦП. Прин- ципиальную схему и описание платы Altera MAX 10 FPGA можно загрузить со страницы производителя [1]. Помимо ПЛИС на плате Altera MAX 10 FPGA имеется разъём mini-USB для подачи внешнего напряжения пита- ния, стабилизатор напряжения +3,3 В, кварцевый генератор с частотой 50МГц, микросхема источника опорного напря- жения (ИОН), разъём JTAG для загрузки и конфигурирования ПЛИС, схема сбро- са ПЛИС, пользовательские светодиоды, джамперы и прочие вспомогательные элементы. Аналоговые универсальные входы АЦП в ПЛИС ADC1IN1-ADC1IN8 на плате Altera MAX 10 FPGA снабжены фильтрующими RC-цепочками, а так- же входными буферными элементами – операционными усилителями (ОУ) LM2902, включёнными в режиме повто- рителей напряжения. Цифровые линии GPIO, а также аналоговые универсаль- ные входыПЛИС выведенына плате на линейки соответствующих разъёмов. На вход подачи внешнего опорного напряжения ADC_VREF поступает напря- жение +2,5 В с выхода микросхемыИОН MCP1525. Выделенный вход АЦПвПЛИС ANAIN1 на отладочной плате не задей- ствован (соединён с общим проводом через резистор нулевого сопротивле- ния). Для использования входа ANAIN1 в проекте ПЛИС в плату необходимо вне- сти небольшие доработки, о чём будет подробнее сказано далее. Для исследования модуля АЦП в ПЛИС автором был собран макет, состо- ящий из платы Altera MAX 10 FPGA, под- ключённых к ней жидкокристалличе- ского индикатора 12864ZWи линейки из шести кнопок управления. Индика- тор в проекте ПЛИС работает в сим- вольном режиме и позволяет отобра- жать четыре строки по 16 символов в каждой. На свободном макетном поле платы Altera MAX 10 FPGA смонтирован электронный ключ на полевом тран- зисторе КП501А, нагруженный на зву- ковой излучатель электромагнитного типа. Данный узел используется в про- екте ПЛИС для озвучивания нажатий на кнопки. Общий вид собранного маке- та представлен на рисунке 9. Принципиальная схема собранного на базе платы Altera MAX 10 FPGA маке- та показана на рисунке 10. Для упроще- ния восприятия часть узлов и элемен- тов, установленных производителем на плате Altera MAX 10 FPGA, на рисунке не показана. Также на схеме не показа- ны цепи питания ПЛИС, фильтрующие конденсаторы на этих цепях и некото- рые служебные сигналыПЛИС, не име- ющие принципиального значения для рассматриваемой темы. Элементы ана- логовой части (ОУ повторителей напря- жения, внешние входные аналоговые цепи универсальных входов ПЛИС) на схеме показаны только в части кана- ла 7 АЦП для универсального входа ADC1IN7 (вывод 13 в ПЛИС). Позици- онные обозначения элементов и наи- менования цепей отладочной платы на рисунке 10 соответствуют оригиналь- ной документации производителя [1]. Позиционные обозначения дополни- тельных элементов макета, не входя- щих в состав отладочной платы (ЖКИ, кнопок, узла генерации звука), имеют свою собственную нумерацию. Внешнее питание – постоянное напряжение +5 В – плата получает через разъём J1, имеющийформ-факторmini- USB. Этот разъём предназначен только для подачи питания, поскольку его кон- такты цепей данных интерфейса USB (D+, D–) ни с чем на плате не соединены. Поступающее через разъём J1 напряже- ние +5 В понижается с помощью стаби- лизатора U1 до значения +3,3 В. Далее из напряжения +3,3 В вырабатываются: напряжение питания аналоговой части платыПЛИС и аналоговой части платы VCCA_3.3V, напряжение питания ядра ПЛИС VCC_CORE, напряжения питания системы ввода-вывода ПЛИС и цифро- вой части платы VCC_IO. Загрузка конфигурации в конфигу- рационную память и в саму ПЛИС осу- ществляется через разъём JTAG J10 с элементами его «обвязки». Цепь аналогового общего прово- да на плате подводится к общему про- воду аналоговых элементов платы: ОУ повторителей напряжения и элементов их «обвязки», ИОН, элементов внешних аналоговых цепей универсальных вхо- довПЛИС, аналоговомуобщемупроводу ПЛИС, разъёму аналоговых сигналов J3. Цепьцифровогообщегопроводанапла- теподводится кобщемупроводуцифро-