Современная электроника №2/2021

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 47 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 2 2021 ● задание активных каналов для АЦП, то есть таких, для которых в принци- пе разрешено преобразование путём наложения маски; ● задание порогового значения выход- ного кода АЦП, при достижении ко- торого генерируется некий сигнал уведомления; ● настройка конверсионной последо- вательности, задающей очерёдность и частоту выбора для преобразования сигналов со входов активных (неза- маскированных) каналов. IP-ядро Modular ADC Core Intel FPGA IP обоих типов поддерживает четыре различные конфигурации: ● стандартная программа упорядоче- ния с сохранением выборок АЦП по шине Avalon-MM во внутренней па- мяти ПЛИС. ● стандартная программа упорядоче- ния с сохранением выборок АЦП по шине Avalon-MM во внутренней па- мяти ПЛИС и с задаваемым порогом выходного кода АЦП, при достиже- нии которого сверху или снизу гене- рируется сигнал уведомления; ● стандартная программа упорядоче- ния с сохранением выборок АЦП во внешней памяти; ● только управление АЦП без сохране- ния выборок. Конфигурация 1 применяется в системах сбора данных и рассчита- на на взаимодействие АЦП в ПЛИС с внешним микропроцессором, кото- рый по сигналам генерируемых преры- ваний читает блоки накопленных дан- ных (оцифрованных выборок АЦП) из внутренней памяти (RAM) ПЛИС. Конфигурация 2 также применяется в системах сбора данных и отличается от конфигурации 1 только тем, что в ней поддерживается задание порогово- го значения выходного кода АЦП, при достижении которого сверху или снизу конфигурация 2 генерирует сигнал уве- домления. Используя этот сигнал, внеш- ний микропроцессор может осущест- влять системный мониторинг значений выборок АЦП и соответствующим обра- зом реагировать на выходы результатов преобразования за заданные пределы. При наличии двух аппаратных моду- лей АЦП они могут генерировать сиг- нал уведомления о достижении поро- гов независимо друг от друга. Конфигурация 3 аналогична кон- фигурации 1 с той лишь разницей, что блоки накопленных данных (оцифро- ванных выборок АЦП) хранятся не во внутренней памяти ПЛИС, а во внеш- ней памяти. При этом для взаимодей- ствия с внешней памятью разработчик должен спроектировать собственную логику, например используя для этого цифровую часть ПЛИС. В конфигурации 4 IP-ядро Modular ADC Core Intel FPGA IP реализует толь- ко функции управления аппаратным модулем АЦП без функций упорядо- чения и сохранения оцифрованных выборок АЦП. В этой конфигурации разработчику предоставляется пол- ная свобода проектирования своей соб- ственной программы упорядочения и способа управления обработкой резуль- татов АЦП. Для получения подробностей по использованию конфигураций 1–4 рекомендуется обратиться к докумен- ту [1]. В рамках этой статьи будет рас- смотрено использование АЦП в ПЛИС только в конфигурации 4. Параметры IP-ядра поддержки АЦП в ПЛИС IP-ядра Modular ADC Core IP core и Modular Dual ADC Core IP core имеют ряд параметров, которые пользователь может задать в специальном редакто- ре параметров АЦП, поддерживаемом инструментальной средой разработки проектов ПЛИС Quartus II. Всего име- ется три группы параметров: группа параметров общего назначения, группа параметров каналов АЦП, группа пара- метров упорядочения преобразования. Параметры общего назначения IP-ядра Modular ADC Core IP core пере- числены в таблице 5. Параметры кана- лов АЦП IP-ядра Modular ADC Core IP core перечислены в таблице 6. Параме- тры упорядочения IP-ядра Modular ADC Core IP core перечислены в таблице 7. Параметры IP-ядра Modular Dual ADC Core IP core имеют аналогичную струк- туру с поправкой на количество аппа- ратных модулей АЦП. Подробнее о настройке АЦП и зада- ниипараметров IP-ядер в средеQuartus II будет рассказано во второйчасти статьи. Синхронизация АЦП в ПЛИС В качестве синхросигнала для аппа- ратного модуля АЦП в ПЛИС семей- ства MAX10 производителем реко- мендуется использовать выходной Таблица 4. Количество входов АЦП в ПЛИС семейства MAX10 Исполнение в корпусе Тип вывода ПЛИС Количество входов АЦП в данной модели ПЛИС Модель ПЛИС 10М04 10М08 10М16 10М25 10М40 10М50 M153 Выделенный 1 1 - - - - Универсальный 8 8 - - - - U169 Выделенный 1 1 1 - - - Универсальный 8 8 8 - - - U324 Выделенный 1 1 1 - - - Универсальный 16 16 16 - - - F256 Выделенный 1 1 1 2 2 2 Универсальный 16 16 16 16 16 16 E144 Выделенный 1 1 1 1 1 1 Универсальный 8 8 8 8 8 8 F484 Выделенный - 1 1 2 2 2 Универсальный - 16 16 16 16 16 F672 Выделенный - - - - 2 2 Универсальный - - - - 16 16 Рис. 1. Блок-схема аппаратного модуля АЦП в ПЛИС семейства MAX10