Современная электроника №8/2019

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 66 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 8 2019 По результатам проектирования схе- мы можно выгрузить документацию со штампом, перечень используемых ком- понентов, а также получить статистику по проекту и многое другое. В ЕРИФИКАЦИЯ И ПОВЕДЕНЧЕСКОЕ МОДЕЛИРОВАНИЕ Основной функцией системы Delta Design Simtera является верификация HDL-проектов и их поведенческое моделирование. Кроме этого возможна отладка методом остановки по точкам прерывания в интересующих частях HDL-программы. На рисунке 5 пред- ставлена осциллограмма с результатами моделирования разрабатываемой схе- мы. В системе, как и в предыдущих вер- сиях, предусмотрены такие инструмен- ты работы с осциллографом, как курсо- ры, отображение данных в цифровом и аналоговом видах, перемещение кур- соров по оси времени и многое другое. Рис. 5. Осциллограф Delta Design Simtera Рис. 6. Отладка проекта по точкам останова На рисунке 6 показан процесс отлад- ки кода проекта с помощью точки останова (прерывания). При останов- ке выполнения программы на точ- ке можно отследить состояние HDL- программы – значения переменных, логи, правильность выполнения. Вме- сте с точкой остановки можно исполь- зовать инструмент «Список наблюде- ния», который также представлен на рисунке 6, в правой части рабочего про- странства, для отображения значений переменных при остановке программы. В системе предусмотрено моделиро- вание assert-ами (проверками утверж- дений). Для просмотра assert-ов точно так же, как и для просмотра логов, мож- но использовать панель «Журналы». Именно в неё выводятся сообщения о ходе компиляции, сообщения отладки и другая информация по программе. С ИНТЕЗ Заключительным этапом работы с системой может быть, как выгрузка файлов HDL-проекта, так и файлов син- теза из HDL в библиотечное представле- ние выбранного устройства для после- дующего проектирования и получения файлов конфигурации ПЛИС. В качестве устройств для синте- за можно выбрать Xilinx чипы 7-х серий, Intel – Cyclone IV, Cyclone IV E, Cyclone V, Cyclone 10, Arria 10 GX, MAX 10. Также ведётся работа по поддерж- ке российских ПЛИС от компании МИЛАНДР. Синтез реализован с помощью встро- енного инструмента Yosys [2]. Такая интеграция позволяет отображать Verilog-проекты (на данный момент поддерживается только Verilog) в базис библиотечных ячеек ПЛИС и выгружать результаты синтеза в форматах BLIF, EDIF, VQM и упрощённый RTL Verilog для последующей работы в программ- ных пакетах компаний-производите- лей (Xilinx, Intel, Lattice и др.). Для упрощённой работы с Yosys в Delta Design Simtera можно создавать шаблоны, которые будут использовать- ся при проведении итераций синтеза. Л ИТЕРАТУРА 1. Малышев Н. Средства функциональной верификации компании Eremex. Совре- менная электроника. 2018. №7. С. 36–37. 2. Строгонов А., Городков П. Программные средства с открытым исходным кодом для проектирования цифровых устройств в базисах БИС и ПЛИС. Компоненты и тех- нологии. 2017. №3. C. 105–114.