СОВРЕМЕННАЯ ЭЛЕКТРОНИКА №9/2013

ЭЛЕМЕНТЫ И КОМПОНЕНТЫ 25 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 9 2013 ● разряд 4 IDLEIE разрешает прерыва- ния от флага IDLE регистра USART_SR; ● разряд 5 RXNEIE разрешает прерыва- ния от флага RXNE регистра USART_ SR; ● разряд 6 RXNEIE разрешает прерыва- ния от флага RXNE регистра USART_ SR, когда в регистр данных переме- щён принятый байт; ● разряд 7 TXEIE разрешает прерыва- ния от флага TXE регистра USART_SR, т.е. когда регистр передачи пуст; ● разряд 8 PEIE разрешает прерыва- ние при обнаружении ошибки пари- тета; ● разряд 9 PS управляет типом парите- та (0 – чётный, 1 – нечётный); ● разряд 10 PCE разрешает контроль паритета (0 – отключён, 1 – включён); ● разряд 11 WAKE определяет метод «пробуждения» порта (0 – по состо- янию линии связи, 1 – по выделению адреса); ● разряд 12 M определяет длину посыл- ки данных (0 – 8 бит данных, 1 – 9 бит данных); ● разряд 13 UE разрешает работу USART (0 – отключён, 1 – включён); ● разряды 14–31 зарезервированы. Для наглядности в таблице 2 при- ведён формат кадра данных USART в зависимости от установки разрядов M и PCE. Р ЕГИСТР USART_CR2 Ниже представлено назначение раз- рядов регистра USART_CR2: ● разряды 3…0 ADD[3:0] задают адрес узла USART для многопроцессорной связи с целью его пробуждения при обнаружении данного адреса; ● разряд 4 зарезервирован и всегда имеет нулевое состояние; ● разряд 5 LBDL определяет длину обнаружения разрыва LIN (0 – 10 бит, 1 – 11 бит); ● разряд 6 LBDIE разрешает пре- рывание от флага LBD в регистре USART_SR; ● разряд 7 зарезервирован и всегда имеет нулевое состояние; ● разряд 8 LBCL управляет последним синхроимпульсом порта в режиме SPI (0 – не влияет, 1 – определяет син- хроимпульс); ● разряд 9 CPHA определяет фазу син- хроимпульсов порта в режиме SPI (0 – по фронту, 1 – по спаду); ● разряд 10 CPOL определяет поляр- ность синхроимпульсов порта в режи- ме SPI (0 – пассивен низкий уровень, 1 – пассивен высокий уровень); Рис. 3. Варианты настройки порта USART в режиме SPI ● разряд 11 CLKEN активирует выход CK (0 – пассивен, 1 – активен); ● разряды 13 и 12 STOP определяют формат стоп-битов (00 – 1 стоп-бит, 01 – 0,5 стоп-бита, 10 – 2 стоп-бита, 11 – 1,5 стоп-бита); ● разряд 14 LINEN разрешает режим LIN USART (0 – запрещён, 1 – разре- шён); ● разряды 15…31 зарезервированы. Разряды CPOL, CPHA и LBCL не долж- ны изменяться во время активности передатчика. Варианты настройки порта USART в режиме SPI с помощью разрядов CPOL, CPHA и LBCL наглядно представлены на рисунке 3. Р ЕГИСТР USART_CR3 Регистр USART_CR3 содержит следу- ющие разряды: ● разряд 0 EIE разрешает прерывания от ошибок; ● разряд 1 IREN разрешает режим рабо- ты порта IrDA; ● разряд 2 IRLP осуществляет выбор между нормальным и низко потре- бляющим режимом IrDA (0 – нор- мальный режим, 1 – низко потребля- ющий режим); ● разряд 3 HDSEL разрешает полуду- плексный режим для однопроводно- го интерфейса; ● разряд 4 NACK разрешает форми- рование сигнала NACK в режиме Smartcard; ● разряд 5 SCEN разрешает работу пор- та в режиме Smartcard; ● разряд 6 DMAR разрешает работу при- ёмника через DMA; ● разряд 7 DMAT разрешает работу передатчика через DMA; ● разряд 8 RTSE разрешает формиро- вание сигнала RTS; ● разряд 9 CTSE разрешает формиро- вание сигнала CTS; ● разряд 10 CTSIE разрешает прерыва- ния от флага CTS регистра USART_SR; ● разряды 11…31 зарезервированы. Некоторые разряды регистров USART могут быть использованы для форми- рования прерывания. Эти разряды представлены на рисунке 4. Р ЕГИСТР USART_GTPR Последний регистр порта USART_CTPR содержит следующие разряды: ● разряды 7…0 PSC[7:0] определяют величину предварительного делителя для задания скорости порта в режи- ме IrDA и Smartcard; ● разряды 15…8 GT[7:0] задают значе- ние таймера защиты для работы пор- та USART в режиме Smartcard; ● разряды 31…16 зарезервированы. Более подробное описание на- значения всех регистров USART и их разрядов можно найти в источ- нике [2]. Таблица 2. Формат кадра данных USART Бит М Бит PCE Формат USART 0 0 S012345678F 0 1 S01234567PF 1 0 S0123456789F 1 1 S012345678PF Примечания: S – стартовый бит, F – стоповый бит, P – бит паритета, 0…8 – биты данных. Ожидание или предыдущий кадр Разряд М = 0 (8 бит данных) Старт Старт LSB LSB MSB Стоп MSB 0 0 1 1 2 2 3 3 4 4 5 5 6 6 7 *- *- *- *- 7 RX TX CPOL = 0, CPHA = 0 CPOL = 0, CPHA = 1 CPOL = 1, CPHA = 0 CPOL = 1, CPHA = 1 Строб захвата данных * Разряд LBCL управляет синхроимпульсом для последнего бита Стоп Ожидание или следующий кадр © СТА-ПРЕСС