СОВРЕМЕННАЯ ЭЛЕКТРОНИКА №2/2013

ПРИБОРЫ И СИСТЕМЫ ности обрабатываемых сигналов и увеличению ресурса системы. В уст ройстве FPGA Virtex 7 H580T преду смотрены дополнительные возмож ности отладки функций оптических транспортных сетейOTN, логического MAC уровня, Interlaken IP и исключена необходимость использования отдель ных кодируемых элементов и уст ройств ASSP (Application Specific Stan dard Product). Гетерогенная архитектура Virtex 7 H580T, реализующая до 16 трансиве ров, обеспечивает скорость 28 Гбит/с для оптического модуля формата CFP2. На скорости 100 Гбит/с предусмотре ны дальний (LR – до 10 км) и сверх дальний (ER – до 40 км) режимы рабо ты оптического модуля CFP2. Физический уровень PHY при соеди нении ПЛИС с оптическим модулем поддерживает высокую мощность ре жима работы интерфейса CAUI 4 (см. рис. 9а) или низкуюмощность режима работы CPPI 4 (см. рис. 9б). Оптичес кий модуль CFP2 использует 10 крат ный 10/11 Гбит или четырёхкратный 25/28 Гбит интерфейс. Переход на оп тические модули с четырёхкратным 25/28 Гбит интерфейсомпозволяет ис пользовать совместно с ПЛИС до вось ми оптических модулей 100 Гбит/с. Структура физического подуровня PCS, подключаемого к физическому подуровню PMA, как было отмече но ранее, выполняет функцию коди рования. Программируемые FPGA устройства с 28 Гбит поддержкой масштабируемого интерфейса SerDes (Serializer/Deserializer) могут быть ис пользованы для реализации двухпор тового блока кодирования с расши ренными функциями тестирования и отладки. На рисунке 10 показано со вместное подключение двухпортово го блока кодирования (с расширением двух портов 100 Гбит/с) на основе Vir tex 7 H580T и оптического модуля CFP2. ПЛИС Virtex 7 H580T поддерживает: ● протокол SFI S с 11 полосами по 11,2 Гбит/с (одна полоса – на устра нение перекоса) и до 72 SerDes по 13,1 Гбит/с; ● протокол SFI S с 5 полосами по 28 Гбит/с (одна полоса – на устра нение перекоса) и до 16 SerDes по 28 Гбит/с. Блок кодирования принимает вхо дящие 10 кратные потоки 10/11 Гбит/с и после кодирования передаёт их че тырёхкратным последовательным ин 35 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 2 2013 Рис. 7. Общий вид гетерогенной программируемой 3D матрицы Virtex 7 H580T Припой 28 Гб трансивер 28 нм слой 28 Гб трансивер Кремниевый слой 28 нм FPGA матрицы Высокая пропускная способность, малое количество соединений Межкомпонентные матрицы Основание пакета 28 нм слой Рис. 8. Ячейка Virtex 7 H580T, выполненная по кремниевой технологии (вид сбоку) ПЛИС Virtex-7 H580T Оптический блок CFP2 4x25 Гб 4x25 Гб Сервисный интерфейс CAUI-4 Физический интерфейс 4:4 PHY Физический интерфейс 10:4 PHY ПЛИС Virtex-7 H580T Оптический блок CFP2 4x25 Гб 4x25 Гб 100 Гб Ethernet 100 Гб Ethernet Параллельный физический интерфейс CPPI-4 10x10 Гб Сервисный интерфейс CAUI-4 Физический интерфейс 4:4 PHY Рис. 9. Место физического уровня PHY в соединениях ПЛИС с оптическим модулем CFP2 100GBASErR PMA CAUI-10 OTL4.10 PMA CAUI-10 OTL4.10 CAUI-10 протоков 10.3125Gb/c 100 Gb оптика – 4x25 Gb/c PMA 4х25Gb OTL4.4 PMA 4х25Gb OTL4.4 Virtex-7 H580T с кодированием от OTL4.10 т OTL4.4 Двухпортовый кодировщик RX оптика TX оптика TX RX 100 Gb оптика 4х25 Gb OTL4.4 OTL4.10 PMA OTL4,10 ODU4 @ 104,7G OTN G 709 GMR OTU4 @ 111,6G FPGA 100 Gb MAC 100GBASErR PMA OTL4,10 ODU4 @ 104,7G OTN G 709 GMR ODU4 @ 111,6G FPGA 100 Gb MAC Рис. 10. Блок схема 100 Гбит/с оптического модуля и ПЛИС а) б)