СОВРЕМЕННАЯ ЭЛЕКТРОНИКА №2/2013

ПРИБОРЫ И СИСТЕМЫ фейс) попадает на подуровень коди рования PCS. Физический подуровень PCS осу ществляет кодирование потока дан ных, поступающих в канал передачи, таким образом, чтобы они могли быть различимы приёмником и восстанов лены в исходной форме. На физичес ком подуровне PCS часто применяет схему кодирования (скремблирова ния) 64B/66В, в которой 66 битное сло во переадресуется карусельным обра зом в индивидуальные параллельные потоки, т.е. 64 битный поток данных (64B) преобразуется в 66 битныйпоток (66B) и разделяется на несколько пото ков с меньшей скоростью (см. рис. 1). При кодировании к заголовку получе ния 64 битных данных добавляются дополнительные два бита синхрони зации с целью формирования 66 бит ного блока – «01b» синхронизации за головков пакетов данных и «10b» для управления пакетами данных. При распространении 66 битных блоков полос PCS, начиная с нулевой полосы, используется циклический механизм. Согласно стандарту 100GbE, нафизи ческомподуровне PCS определяются до двадцати полос передачи данных по двум направлениям (прямом – TX и об ратном – RX). Так, поток со скоростью 100 Гбит/с расширяется до скорости 103,125Гбит/сираспределяетсянадвад цать полос PCS по 5,15625 Гбит/с с под держкой их интерфейсов. Для 100 Гбит Ethernet выходных битовых потоков может быть 10 или 4, с возможным их перемешиваниемпоопределённому за кону и распределением по выходным потокам. Поскольку последовательный поток битов распределяется по индивидуаль ным параллельным потокам, для вос становления исходного потока в при ёмнике, между параллельными пото ками должна сохраняться временная синхронизация. Учитывая скорости и расстояния передачи данных, предус мотренные стандартом 100GbE, физи ческие рассогласования потоков неиз бежны. Для компенсации временных сдвигов (перекосов) используются специальные маркеры. Маркер выравнивания имеет заголо вок, контроль синхронизации («10b») и представляет собой DC сбалансиро ванный поток, состоящий из восьми байтов {М0, М1, М2, BIP3, М4, М5, М6, BIP7}, причём M4, M5, M6 являются побайтно обратными байтам М0, М1 и М2. Каждая полоса для подуровня PCS передачи данных (0, 1...19) име ет единственное байтное кодирова ние М0, М1, М2, позволяющее полу чить и расшифровать номер соответст вующей полосы подуровня PCS (см. рис. 2). Маркер выравнивания указателей вставляет 66 битный блок после ко дирования 64B/66B одновременно в каждый поток данных через 16 384 кодовых 66 битных блока и удаля ется в приёмнике данных при деко дировании 64B/66B. Измеряя вре менной сдвиг поступления кодовых блоков, приёмник способен восста новить синхронность индивидуаль ных параллельных потоков. Передат чик, чтобы вставить маркер вырав нивания, удаляет пробелы между пакетами IPG (Inter packet gaps). С прекращением получения данных подуровнем PCS удаляются маркеры выравнивания. Наличие периодического маркера выравнивания позволяет приёмнику нормальнофункционировать при зна чительных временных рассогласова ниях сигналов между параллельными каналами передачи данных. Макси мально допустимое значение перекоса в PCS составляет 180 нс для стандарта 100GbE. После кодирования и синхрониза ции на подуровне PCS данные поступа ют на физический подуровень PMA, выполняющийфункции тестирования передачи данных – генерацию тесто вых последовательностей, формиро вание петли обратной связи данных для тестирования и т.п. К особой группе протоколов, ис пользуемых для реализации интер фейсов физического уровня, основан ной на методе блочного кодирования данных кодом 64B/66B и использую щей спецификацию PMA, относится протокол 100GBASE R физического подуровня PCS. Протокол 100GBASE R осуществляет кодирование/декодирование данных, полученных от интерфейса (или пере данных на интерфейс) CGMII в виде кода в последовательной форме, а также распределение данных на PMA по нескольким параллельным пото кам. Протокол 100GBASE R подуров ня PCS, функционально обеспечивая отображение пакетов кодом 64B/66B, распределяет пакеты на двадцать по следовательных потоков PCS. Логичес кий интерфейс CGMII обеспечивает соединение подуровняMAC с физичес ким уровнем PHY. В сетевых устройст вах могут применяться различные ва риантыфизического уровня PHY в ви 33 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 2 2013 Таблица 1. Основные параметры ПЛИС Virtex 7 H580T Количество секций Slices 90 700 Число логических ячеек Logic Cells 580 480 Общее число блоков CLB 725 600 Объём блочной памяти Block RAM, Кбит 33 840 Объём распределённой памяти, Кбит 8850 Block RAM/FIFO w/ECC 940 Количество модулей CMTs (1MMCM+1PPL) 12 Максимум несимметричных I/O 600 Максимум дифф. пар I/O 288 Число аппаратных секций DSP48E1 1680 Число аппаратных модулей PCI Express Interface 2 Число приёмопередатчиков GTH 13,1 Гбит/с 48 Число приёмопередатчиков GTZ 28,05 Гбит/с 8 Объём конфигурационной памяти, Мбит 183,6 LLC MAC управление MAC Согласование PCS PMA PMD Интерфейс 100GBASE-R MDI CGMII LLC MAC управление MAC Согласование PCS PMA 20:10 PMA 10:4 PMD Интерфейс 100GBASE-LR4 MDI CAUI CGMII LLC MAC управление MAC Согласование PCS PMA 20:10 PMD Интерфейс 100GBASE-SR10 MDI CPPI CGMII Рис. 3. Варианты архитектуры 100 Гбит Ethernet для протоколов 100GBASE R, 100GBASE LR4 и 100GBASE SR10 Рис. 4. Общий вид оптического модуля CFP2