СОВРЕМЕННАЯ ЭЛЕКТРОНИКА №2/2012

ПРОГРАММИРОВАНИЕ .D1(cmd_i[i]), .D2(cmd_i[i]), .D3(1'b1), .D4(1'b1), Для всех выходных сигналов пара метр .DELAY_SRC блока IODELAY2 дол жен быть равен ODATAIN, а для двуна правленных линий этот параметр дол жен быть равен IO. Двунаправленными в данной версии являются только ли нии данных dq_io. Стробирующие ли нии DQS также определены как дву направленные в модуле sopc, но они используются только при записи дан ных и поэтому в блоках IODELAY2 за даны как выходные. Для всех линий, использующих вы сокоимпедансное состояние (tristate), необходимо сигнал перехода в третье состояние также проводить через бло ки OSERDES2 и IODELAY2. Все линии памяти имеют стандарт ввода вывода SSTL15_II или DIFF_ SSTL15_II (для дифференциального тактового сигнала памяти), задавае мый в примитивах буферов ввода вы вода и в файле constr1.ucf. Более под робная информация об архитектуре блоков ввода/вывода, а также о рас пределении тактовых сигналов при ведена в [4–6]. Х ОСТ КОНТРОЛЛЕР ШИНЫ W ISHBONE После описания работы всех блоков контроллера памяти рассмотрим вспо могательный модуль хост контролле ра шины Wishbone, также входящий в состав системы на кристалле. Исход ный код этогомодуля находится вфай ле wb_host.v. Задачей модуля является коммутация линий шины Wishbone в соответствии с запросами различных устройств. В данной версии системы на кристалле нашинеWishbone работа ют только два устройства – контролле рыUARTипамятиDDR3 SDRAM, однако в хост контроллере шины также опре делены линии для контроллера Ether net, контроллера флэш памяти и про цессора (CPU). Приоритеты доступа следующие (в порядке убывания): кон троллер Ethernet, UART, память DDR3 SDRAM, флэш память, процессор. Для каждого устройства определён базо вый адрес в файле wbhost_parms.v. З АКЛЮЧЕНИЕ В статье рассмотрена модель кон троллера динамической памяти DDR3 SDRAM, разработанная на языке Verilog и реализованная для ПЛИС семейства Spartan 6, которая установлена на отла дочной плате SP605. Альтернативой модели на языке Verilog является ис пользование готового контроллера па мяти фирмы Xilinx, вставляемого в проект в виде IP модуля. Однако Veri log модель служит хорошим учебным пособием, позволяющим детально изу чить принципы функционирования памяти DDR3 SDRAM. Контроллер па мяти был успешно синтезирован и по казал удовлетворительные результаты при тестировании. Л ИТЕРАТУРА 1. DDR3 SDRAM. 1Gb_DDR3 _D1.fm , Micron Technology, Inc., 2006. 2. Гребенников А. Контроллер DDR SDRAM для платыDK START 3C25N. Современная электроника. 2011. № 1. 3. Гребенников А. HDL реализация асин хронного приёмопередатчика. Современ ная электроника. 2011. № 4. 4. Spartan 6 FPGA SelectIO Resources. UG381. 5. Spartan 6 FPGA Clocking Resources. UG382. 6. Sawyer N. Source Synchronous Serialization and Deserialization (up to 1050 Mb/s). XAPP1064. 73 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 2 2012 Тел.: (495) 234 0636 • Факс: (495) 234 0640 E mail: info@prosoft.ru • Web: www.prosoft.ru ОФИЦИАЛЬНЫЙ ДИСТРИБЬЮТОР ПРОДУКЦИИ WIND RIVER Реклама © СТА-ПРЕСС