СОВРЕМЕННАЯ ЭЛЕКТРОНИКА №2/2012

ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ щадь элементов схемы заказной СБИС измерена в условных единицах [3]. З АКЛЮЧЕНИЕ Если спецификации исходного про екта заданына VHDL и в составе проек та имеются IP блоки, то целесообразно с помощью программы конвертации отдельно получить синтезируемые VHDL описания этих IP блоков и про вести синтез схемы заказной СБИС от исходных описаний с учётом иерар хии проекта. Если же для реализации на заказной СБИС взять конвертированное описа ние всего проекта в целом, то результа ты синтеза могут быть хуже, поскольку в конвертированном проекте все со ставляющие его подсхемы распреде ляются по CLB и описание становится не иерархическим. Однако может быть и иначе, о чём свидетельствует реали зация конвертированного описания восьмого проекта. Элементы целевой библиотеки за казной СБИС имеют свои временные задержки, отличные от задержек эле ментов FPGA, поэтому длительности тактов сигналов синхронизации для FPGA и для схемы заказной СБИС не будут совпадать. В значительной мере это обусловлено различием техноло гической базы FPGA и СБИС. Конверта ция может обеспечивать функцио нальнуюэквивалентность проектов по тактам, но чтобы добиться полного совпадения временных задержек мик росхемыFPGA и заказной СБИС, потре буется переход на другую элементную базу или другие проектные нормы. Л ИТЕРАТУРА 1. Кузелин О.М., Кнышев Д.А., Зотов Ю.В. Со временные семействаПЛИСфирмыXilinx: Справочное пособие. Горячая линия – Те леком, 2004. 2. ЗотовЮ.В. Проектированиецифровых уст ройствнаосновеПЛИСфирмыXilinxвСАПР WebPack ISE. Горячая линия – Телеком, 2003. 3. Бибило П.Н. Cистемы проектирования интегральных схемна основе языка VHDL: StateCAD, ModelSim, LeonardoSpectrum. СОЛОН Пресс, 2005. 4. http://xilinx.com . 5. БибилоП.Н., Соловьев А.Л. Функциональные модели триггеров и их реализация в FPGA. Современная электроника. 2012. №1. 6. http://opencores.org . 7. Лохов А. Обзор средств функциональной верификации компании Mentor Graphics. Современная электроника. 2005. № 5. 61 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 2 2012 Таблица 2. Результаты эксперимента № проекта Назначение проекта Форма исходного задания Число входов выходов Схема заказной СБИС синтез исходного проекта синтез конвертированного проекта число элементов суммарная площадь элементов число элементов суммарная площадь элементов 5 VGA контроллер VHDL 67 523 2059 551 2277 6 Устройство деления VHDL 82 1302 7245 1440 7373 7 Два 12 разрядных умножителя и сумматора VHDL 110 1351 6746 1507 7236 8 ПЗУ (9, 128) VHDL 139 13648 57974 12934 53790 © СТА-ПРЕСС