СОВРЕМЕННАЯ ЭЛЕКТРОНИКА №2/2012

граммы конвертации в процессе пе репроектирования. Представим общую характеристику проектов, которые могут быть конвер тированы в синтезируемые VHDL опи сания, и ограничения процесса синте за проектов FPGA: ● головное описание FPGA проекта должно быть написано на VHDL, входные и выходные порты должны быть заданы типами std_logic и std_logic_vector; ● при реализации на FPGA исходного проекта использование функцио нальных элементов в блоках ввода вывода ( Xilinx Specific Options → Pack I/O Registers into IOBs ) должно быть запрещено (No); ● VHDL модели макроэлементов DCM (Digital Clock Manager) и макроэле ментов блочной памяти, входящих в проект FPGA и используемых в сис темных библиотеках ISE, остаются после конвертации без изменений, т.е. не преобразуются в VHDL моде ли, пригодные для синтеза в целевой библиотеке пользователя; ● конвертированные VHDL описания при моделировании имеют нулевые задержки, поскольку все функцио нальные модели структурных эле ментов CLB используют только ну левые задержки [4]. Поэтому функ циональная эквивалентность реа лизованного на FPGA проекта и конвертированного VHDL проекта обеспечивается по окончаниям вре менных интервалов соответствую щих тактов моделирования. Программа конвертации продолжа ет совершенствоваться с цельюрасши рения еёфункциональных возможнос тей. Очередными задачами являются: ● обработка портов типа inout; ● обработка проектов FPGA, использу ющих ресурсы блоков ввода вывода; ● расширение функций программына другие семейства FPGA. И ССЛЕДОВАНИЕ ПРОГРАММЫ КОНВЕРТАЦИИ Разработанная программа конвер тер прошла экспериментальную про верку на тридцати проектах FPGA. Ис ходными данными для реализации на микросхеме xc3s1000 4ft256 FPGA се мейства Spartan 3 были алгоритмичес кие VHDL описания, в том числе и до ступные по сетиИнтернет, логические схемы в графическом редакторе сис темы ISE либо описания в State CAD, а также генерируемые IP блоки систе мы ISE. Проверка правильности работыпро граммы конвертации осуществлялась путём сравнения результатов поведе ния исходных проектов и конвертиро ванных VHDL описаний. Исходные проектымоделировались как в системе ISE, так и отдельно в системе ModelSim [3]. Моделирование конвертирован ных описаний осуществлялось только в системе ModelSimбез использования системных библиотек ISE. В качестве синтезатора логических схем заказ ных СБИС (ASIC) использовалась про грамма LeonardoSpectrum [3], к кото рой можно подключать различные це левые библиотеки пользователя, например, [3, с. 342], которая содержит 35 логических элементов. Для оценки сложности схемы СБИС использова лись два параметра – число элементов схемыи их суммарная площадь. Значе ния этих параметров выдаёт програм ма LeonardoSpectrum после выполне ния этапа синтеза. Результаты синтеза восьми проектов приведены в таблице 1. Первые четыре проекта – это IP блоки, получаемые в системе ISE с помощьюпрограммыCore Generator. Описание пятого проекта [6] доступно в сети Интернет. Шестой и седьмой проект являются отладочны ми. Восьмой проект представляет со бойреализациюна распределённойло гике (CLB) постоянного запоминающе го устройства (ПЗУ), длина адресного слова которого равна девяти битам, а хранимого слова – 128 битам. При повторной реализации восьмо го конвертированного проекта на той же микросхеме FPGA сложность схемы возросла с 4275 до 6012 LUT (см. табли цу 1); это является свидетельством то го, чтоПЗУ лучше реализовать на блоч ной памяти, а не на распределённой логике. Для всех проектов было достиг нуто одинаковое поведение (по окон чаниям временных интервалов соот ветствующих тактов моделирования) исходного проекта и конвертирован ного. Кроме того, функциональная эквивалентность проектов 5 – 8 была подтверждена в системе FormalPro формальной верификации фирмы Mentor Graphics [7]. Для выбора оптимального маршрута перепроектирования был проведён эксперимент по реализации на заказ ной СБИС синтезируемых VHDL опи саний проектов 5 – 8 двумя способами: ● реализация исходных VHDL опи саний; ● реализация VHDL описаний, полу ченных с помощьюпрограммы кон вертации. Результаты эксперимента представ лены в таблице 2, где суммарная пло ПРОЕКТИРОВАНИЕ И МОДЕЛИРОВАНИЕ 60 WWW.SOEL.RU СОВРЕМЕННАЯ ЭЛЕКТРОНИКА ◆ № 2 2012 FPGA проект.ncd Программа конвертер VHDL описание.vhd LeonardoSpectrum Логическая схема ASIC Библиотека элементов ASIC Рис. 2. Маршрут перепроектирования Таблица 1. Результаты синтеза проектов № проекта Назначение проекта Форма исходного задания Число входов выходов Схема FPGA Схема заказной СБИС LUT триггеров число элементов суммарная площадь элементов 1 Извлечение квадратного корня IP блок (ISE) 14 26 22 59 186 2 Умножитель IP блок (ISE) 41 114 174 661 2405 3 Вычисление синуса и косинуса (алгоритм CORDIC) IP блок (ISE) 49 1023 1018 3648 16266 4 Устройство деления IP блок (ISE) 66 97 220 291 872 5 VGA контроллер VHDL 67 192 76 551 2277 6 Устройство деления VHDL 82 545 82 1440 7373 7 Два параллельных 12 разрядных умножителя и сумматора VHDL 110 650 0 1507 7236 8 ПЗУ (9, 128) VHDL 139 4275 128 12934 53790 © СТА-ПРЕСС